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        <center>
tricore architecture overview
</center>

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<hr>
<p>Tricore 1.6.2 架构概览</p>
<h2 id="1-1-Feature-Summary"><a href="#1-1-Feature-Summary" class="headerlink" title="1.1 Feature Summary"></a>1.1 Feature Summary</h2><p>Tricore 的主要特点：</p>
<ul>
<li>32位架构</li>
<li>4G 地址空间</li>
<li>支持16位 和 32位指令，以减小程序大小</li>
<li>大部分指令在一个CPU时钟周期内执行完成</li>
<li>分支指令（使用分支预测）</li>
<li>中断低延迟，使用快速上下文切换</li>
<li>专用于特定应用协处理器的专用接口，允许添加定制指令</li>
<li>零开销循环功能</li>
<li>双路、单时钟周期、16x16 位乘法累加单元（带可选饱和度，限制数据溢出）</li>
<li>可选的浮点运算单元和内存管理单元</li>
<li>广泛的位处理能力</li>
<li>支持单指令多数据（SIMD）的数据打包运算，支持2个16位数据的运算或4个8位数据的运算</li>
<li>灵活的中断优先级方案</li>
<li>支持字节和位寻址</li>
<li>数据内存和CPU寄存器按小端排序</li>
<li>支持内存保护</li>
<li>支持调试</li>
</ul>
<h2 id="1-2-Architectural-Registers"><a href="#1-2-Architectural-Registers" class="headerlink" title="1.2 Architectural Registers"></a>1.2 Architectural Registers</h2><p>包含寄存器：</p>
<ul>
<li>32个通用寄存器</li>
<li>程序计数器</li>
<li>两个 32 位寄存器，包含状态标志、先前执行信息和保护信息（PCXI - 先前上下文信息寄存器，以及 PSW - 程序状态字）</li>
</ul>
<p>PCXI、PSW 和 PC 寄存器对于存储和恢复任务上下文的过程至关重要。<br>32个通用寄存器被分为 16 个 32位数据寄存器（D[0]-D[15]）和 16个 32位地址寄存器（A[0]-A[15]）<br>其中，4个通用寄存器有特殊功能：</p>
<ul>
<li>D[15] 被用作隐式数据寄存器 （一些指令会默认使用 D[15]作为数据源或目标）</li>
<li>A[10] 为栈指针寄存器</li>
<li>A[11] 为返回地址寄存器</li>
<li>A[15] 为隐式地址寄存器（一些寻址模式下，会被自动引用）</li>
</ul>
<p>寄存器 [0H - 7H] 称为“低位寄存器”，寄存器 [8H - FH] 称为“高位寄存器”。</p>
<p>寄存器 A[0]、A[1]、A[8] 和 A[9] 被定义为系统全局寄存器。这些寄存器不包含在高位或低位上下文中，并且不会在调用或中断之间保存和恢复。它们通常由操作系统使用，可以利用它们存储关键的系统信息，避免频繁存取内存，提高性能。<br>例如：（1）存储调度器（Scheduler）所需的全局变量。（2）在不同任务或不同CPU核心之间传递关键数据，而不会因为上下文切换丢失。（3）由于这些寄存器不受任务切换影响，因此可以用于存储频繁访问的系统数据，减少RAM访问，提高整体计算速度</p>
<h2 id="1-3-Data-Types"><a href="#1-3-Data-Types" class="headerlink" title="1.3 Data Types"></a>1.3 Data Types</h2><p>指令集支持以下数据类型的操作：</p>
<ul>
<li>Boolean</li>
<li>Bit String</li>
<li>Byte</li>
<li>Signed Fraction</li>
<li>Address</li>
<li>Signed &#x2F; Unsigned Integer</li>
<li>IEEE-754 Single-Precision Floating-Point （仅支持单精度，编写程序应该注意，非必要使用双精度的场景，应该主动声明使用单精度）</li>
</ul>
<h2 id="1-4-Memory-Model"><a href="#1-4-Memory-Model" class="headerlink" title="1.4 Memory Model"></a>1.4 Memory Model</h2><p>地址位宽为 32 位，可以访问 4GBytes 的统一程序和 I&#x2F;O 内存。<br>地址空间被划分位 16 个段，每个段 256MBytes，地址的高 4 位用于选择具体的段。</p>
<h2 id="1-5-Addressing-Modes"><a href="#1-5-Addressing-Modes" class="headerlink" title="1.5 Addressing Modes"></a>1.5 Addressing Modes</h2><p>寻址模式允许加载（Load）和存储（Store）指令高效地访问数据结构中的 简单数据元素，例如：</p>
<ul>
<li>记录（Records）</li>
<li>随机访问或顺序访问的数组（Randomly and Sequentially Accessed Arrays）</li>
<li>栈（Stacks）</li>
<li>环形缓冲区（Circular Buffers）</li>
</ul>
<p>TriCore 体系结构支持七种寻址模式，这些模式可以访问 8 位、16 位、32 位和 64 位宽的简单数据元素。</p>
<p>这些地址模式的设计：</p>
<ul>
<li>支持高效编译 C&#x2F;C++ 程序，优化指令执行；</li>
<li>便捷访问外设寄存器（Peripheral Registers）；</li>
<li>优化典型 DSP 数据结构的实现：<ul>
<li>滤波器 中的 环形缓冲区（Circular Buffers）</li>
<li>快速傅里叶变换（FFT） 中的 位反转索引（Bit-Reversed Indexing）</li>
</ul>
</li>
</ul>
<p>对于硬件不直接支持的寻址模式，可以通过短指令序列（Short Instruction Sequences）进行合成。</p>
<h2 id="1-6-Tasks-and-Contexts"><a href="#1-6-Tasks-and-Contexts" class="headerlink" title="1.6 Tasks and Contexts"></a>1.6 Tasks and Contexts</h2><p>在Tricore架构中，任务分为两类：软件管理任务（Software Managed Tasks (SMTs)）和中断服务程序（Interrupt Service Routines (ISRs)）。<br>SMT由实时内核或操作系统的服务创建，并在调度软件的控制下进行调度。ISR由硬件调度以响应中断。<br>根据任务的功能，每个任务都会分配自己的模式：</p>
<ul>
<li>User-0 Mode：用于那些不访问外设的任务，该模式下不可以打开&#x2F;关闭中断。</li>
<li>User-1 Mode：用于那些访问普通，不受保护的外设的任务。通常，包括对串口的读写访问、对定时器的读访问以及大多数 I&#x2F;O 状态寄存器的读访问。此模式下的任务可能会短时间禁用中断。（此模式的默认行为可能会被系统控制寄存器覆盖。）</li>
<li>Supervisor Mode: 允许读写系统寄存器和所有外设。使用该模式的任务可以关闭中断。</li>
</ul>
<p>各个模式主要通过处理器状态字 (PSW) 中的 I&#x2F;O 模式位启用或禁用。<br>任何任务都关联有一组状态元素，这些元素统称为任务的上下文。上下文是处理器定义相关任务状态并使其能够继续执行所需的一切。这包括任务使用的 CPU 通用寄存器、任务的程序计数器 (PC) 及其程序状态信息（PCXI 和 PSW）。该架构通过硬件高效地管理和维护任务的上下文。上下文细分为上层上下文和下层上下文。</p>
<p><strong>上下文保存区</strong>：<br>该架构使用固定大小的上下文保存区 (CSA) 链表。CSA 由 16 个字的内存存储组成，并按 16 字边界对齐。每个 CSA 只能保存一个上层上下文或一个下层上下文。CSA 通过链接字链接在一起。<br>该架构比传统的微处理器和微控制器更快地保存和恢复上下文。独特的内存子系统设计和宽数据路径使该架构能够在处理器寄存器和片上存储器之间进行快速数据传输。当事件或指令导致程序执行中断时，就会发生上下文切换。导致程序执行中断的事件和指令包括：</p>
<ul>
<li>中断或服务请求（系统调用）</li>
<li>陷阱</li>
<li>函数调用</li>
</ul>
<h2 id="1-7-Interrupt-System"><a href="#1-7-Interrupt-System" class="headerlink" title="1.7 Interrupt System"></a>1.7 Interrupt System</h2><p>中断系统是围绕  可编程服务请求节点（srn）构建的。<br>服务请求被定义为中断请求或DMA（直接内存访问）请求。 服务请求可能来自片上外设、外部硬件软件。</p>
<h3 id="1-7-1-Interrupt-Priority"><a href="#1-7-1-Interrupt-Priority" class="headerlink" title="1.7.1 Interrupt Priority"></a>1.7.1 Interrupt Priority</h3><p>服务请求的优先级管理：服务请求采用优先级机制，并允许嵌套中断。优先级规则如下：</p>
<ul>
<li>高优先级的服务请求可以中断低优先级中断的处理过程。</li>
<li>具有相同优先级的中断源无法相互打断。</li>
<li>中断控制单元（ICU） 根据优先级号进行仲裁，决定哪一个中断源获胜。</li>
</ul>
<p>所有 服务请求 都会分配 优先级号（SRPN，Service Request Priority Number），每个中断服务程序（ISR）都有独立的优先级号。</p>
<h2 id="1-8-Trap-System"><a href="#1-8-Trap-System" class="headerlink" title="1.8 Trap System"></a>1.8 Trap System</h2><p>陷阱（Trap）由不可屏蔽中断（Non-Maskable Interrupt, NMI）、指令异常或非法访问等事件触发。TriCore架构定义了八种陷阱类，并进一步将其分为同步&#x2F;异步、硬件&#x2F;软件类型。每类trap分配一个陷阱标识号（Trap Identification Number, TIN），用于标识该类trap的具体触发原因。</p>
<p>trap处理程序的入口代码由代码块向量组成，每个代码块为单个trap提供入口。<strong>当陷阱触发时，TIN会被存入数据寄存器D[15]。</strong></p>
<p><strong>陷阱类列表</strong></p>
<ul>
<li>MMU（内存管理单元）</li>
<li>内部保护（Internal Protection）</li>
<li>指令错误（Instruction Error）</li>
<li>上下文管理（Context Management）</li>
<li>系统总线与外围设备（System Bus and Peripherals）</li>
<li>断言陷阱（Assertion Trap）</li>
<li>系统调用（System Call）</li>
<li>不可屏蔽中断（Non-Maskable Interrupt, NMI）</li>
</ul>
<h2 id="1-9-Protection-System"><a href="#1-9-Protection-System" class="headerlink" title="1.9 Protection System"></a>1.9 Protection System</h2><p>TriCore架构支持安全关键型嵌入式应用场景，其保护系统旨在保护核心系统功能免受非关键应用任务中软件错误的影响，并防止未授权任务访问关键系统外设。</p>
<p>整体保护系统由以下四个主要子系统构成：</p>
<ul>
<li>陷阱（trap）系统</li>
<li>I&#x2F;O特权级别，TriCore支持三种I&#x2F;O模式：<ul>
<li>User-0模式</li>
<li>User-1模式</li>
<li>监管模式（Supervisor Mode）<br>User-1模式允许应用任务直接访问非关键系统外设，从而在无需将全部任务运行于监管模式（避免安全性风险）的前提下，实现高效的嵌入式系统设计。（User-1模式的默认行为可通过系统控制寄存器覆盖。）</li>
</ul>
</li>
<li>内存保护系统：<br>  该系统控制任务可访问的内存区域及允许的访问类型（如读、写、执行）。</li>
<li>时间保护系统：该系统提供对运行时超限（Run-Time Overrun）的防护。</li>
</ul>
<p>虚拟内存与内存保护模型<br>需虚拟内存的应用：<br>可选内存管理单元（MMU）支持基于页面的内存保护模型，为每个内存页分配独立的访问权限。此设计与传统MMU架构兼容，便于移植依赖此类模型的标准操作系统。</p>
<p>无需虚拟内存的应用：<br>提供基于地址范围的内存保护系统，其与外设访问的I&#x2F;O特权级别协同工作机制详见“内存保护系统”章节。</p>
<h2 id="1-10-内存管理单元（MMU）"><a href="#1-10-内存管理单元（MMU）" class="headerlink" title="1.10 内存管理单元（MMU）"></a>1.10 内存管理单元（MMU）</h2><p>TriCore 处理器可以选择使用 可选的内存管理单元（MMU，Memory Management Unit）。当配置了 MMU 时，内存空间分为 物理地址空间 和 虚拟地址空间 两个区域。每个地址空间的大小均为 4GB，并且这 4GB 被划分为 16 个 256MB 的段。</p>
<p>上半部分段 [8H-FH]：</p>
<ul>
<li>绕过虚拟映射，直接作为物理地址使用。</li>
</ul>
<p>下半部分段 [0H-7H]：</p>
<ul>
<li>如果 MMU 存在且启用，则这些段会被 虚拟映射。</li>
<li>如果 MMU 不存在或被禁用，则这些段会被 物理映射。</li>
</ul>
<p>虚拟地址到物理地址的转换<br>在访问内存之前，虚拟地址始终会被转换为物理地址。这种转换方式取决于 MMU 模式 和 虚拟地址区域，主要有两种方式：</p>
<p><strong>直接转换（Direct Translation）</strong>：</p>
<ul>
<li>如果虚拟地址属于 虚拟地址空间的上半部分，则该虚拟地址 直接作为物理地址使用。</li>
<li>如果虚拟地址属于 地址空间的下半部分，且处理器处于 物理模式（Physical Mode），则该虚拟地址 间接作为物理地址使用。</li>
</ul>
<p><strong>页表项（PTE，Page Table Entry）转换</strong>：</p>
<ul>
<li>如果处理器处于 虚拟模式（Virtual Mode），且虚拟地址属于 地址空间的下半部分，则该虚拟地址会通过 PTE 转换。</li>
<li>PTE 转换 通过 将虚拟页号（VPN，Virtual Page Number）替换为物理页号（PPN，Physical Page Number） 来获得物理地址。</li>
</ul>
<h2 id="1-11-核心调试控制器（CDC）"><a href="#1-11-核心调试控制器（CDC）" class="headerlink" title="1.11 核心调试控制器（CDC）"></a>1.11 核心调试控制器（CDC）</h2><p>核心调试控制器（CDC，Core Debug Controller）旨在支持为实时系统（Real-Time Systems）提供非侵入式调试（Non-Intrusive Debugging）。</p>
<p>CPU核心（CPU Core）及片上存储器（On-Chip Memories）的大部分架构状态可以通过系统地址映射（System Address Map）访问。</p>
<p>调试功能是架构（Architecture）、实现（Implementation） 和 软件工具（Software Tools） 之间的接口。</p>
<p>对CDC的访问通常通过包含CPU的系统的片上调试支持（OCDS）提供。</p>

    </div>

    
    
    

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      <strong>本文作者： </strong>feng xun
  </li>
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      <strong>本文链接：</strong>
      <a href="http://fengxun2017.github.io/2025/05/12/tricore-architecture-overview/" title="tricore architecture overview">http://fengxun2017.github.io/2025/05/12/tricore-architecture-overview/</a>
  </li>
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    <strong>版权声明： </strong>本博客所有文章除特别声明外，均采用 <a href="https://creativecommons.org/licenses/by-nc-sa/4.0/deed.zh" rel="noopener" target="_blank"><i class="fab fa-fw fa-creative-commons"></i>BY-NC-SA</a> 许可协议。转载请注明出处！
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